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【2h】

A MPCN-Based Parallel Architecture in BCH Decoders for NAND Flash Memory Devices

机译：用于NaND闪存器件的BCH解码器中基于mpCN的并行结构

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作者
Yi-min Lin; Chi-heng Yang; Chih-hsiang Hsu; Hsie-chia Chang; Chen-yi Lee;
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年度 2014
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1. A MPCN-Based Parallel Architecture in BCH Decoders for nand Flash Memory Devices [J] . Lin Y.-M., Yang C.-H., Hsu C.-H., Circuits and Systems II: Express Briefs, IEEE Transactions on . 2011,第10期

机译：用于nand闪存设备的BCH解码器中基于MPCN的并行架构
2. High-speed and parallel approach for decoding of binary BCH codes with application to Flash memory devices [J] . H. Prashantha Kumar, U. Sripati, K. Rajesh Shetty International journal of electronics . 2012,第4a6期

机译：高速并行方法解码二进制BCH代码并应用于闪存设备
3. Multi-column parallel QC-LDPC decoder architecture for NAND flash memory [J] . Wei Shen, Cheng Chen, Jin Sha IEICE Electronics Express . 2018,第10期

机译：用于NAND闪存的多列并行QC-LDPC解码器架构
4. A novel optimization algorithm for Chien search of BCH Codes in NAND flash memory devices [C] . Meng Zhang, Fei Wu, Changsheng Xie, IEEE International Conference on Networking, Architecture and Storage . 2015

机译：一种用于NAND闪存设备中BCH码的Chien搜索的新型优化算法
5. A Flexible BCH Decoder for Flash Memory Systems Using Cascaded BCH codes [D] . Subbiah, Arul Kumar. 2019

机译：使用级联BCH代码的闪存系统灵活的BCH解码器
6. A Flexible Hybrid BCH Decoder for Modern NAND Flash Memories Using General Purpose Graphical Processing Units (GPGPUs) [O] . Arul Subbiah, Tokunbo Ogunfunmi 2019

机译：使用通用图形处理单元（GPGPU）的现代NAND闪存的灵活混合BCH解码器
7. Multi-column parallel QC-LDPC decoder architecture for NAND flash memory [O] . Wei Shen, Cheng Chen, Jin Sha 2018

机译：用于NAND闪存的多列并行QC-LDPC解码器架构
8. In the Matter of: Certain Probe Card Assemblies, Components Thereof and Certain Tested DRAM and NAND Flash Memory Devices and Products Containing Same. Investigation No. 337-TA-621 [R] . 2010

机译：在以下问题中：某些探针卡组件，其组件以及某些经过测试的DRam和NaND闪存设备以及包含它们的产品。第337-Ta-621号调查

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